# FPGA_VerilogHDL

**Repository Path**: benjiah/FPGA_VerilogHDL

## Basic Information

- **Project Name**: FPGA_VerilogHDL
- **Description**: No description available
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2020-08-26
- **Last Updated**: 2020-12-19

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# FPGA_Verilog-HDL

### FPGA工程仓库
- 基于Intel® Altera Cyclone® IV EP4CE10F17C8.
- IDE: Quartus® Prime Version 18.1 Standard Edition & ModelSim® SE 2019.2.

### QuartusPrjCleaner

- 可快速删除使用Quartus® Prime Version 18.1 Standard Edition在编译、映射、布局、布线以及ModelSim® SE 2019.2仿真中产生的中间文件。最高可减少90%左右文件大小。
- 可通过修改name.json来自定义删除的文件夹和文件。