# UCAS-CALab-mycpu_axi_verify

**Repository Path**: cebarobot/UCAS-CALab-mycpu_axi_verify

## Basic Information

- **Project Name**: UCAS-CALab-mycpu_axi_verify
- **Description**: 中国科学院大学 2020年秋季 计算机体系结构研讨课 B0911009Y
《人人可懂的 CPU 设计》

Lab11~12 & 14~15 工程环境及 RTL 代码
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 1
- **Forks**: 1
- **Created**: 2020-11-26
- **Last Updated**: 2023-10-29

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# UCAS Computer Architecture Lab (Lab 11\~12 & 14\~15)
> Powered by ceba & ywk

此仓库内容配合 `CPU_AXI_CDE` 实验环境使用，对应 `CPU_AXI_CDE\mycpu_axi_verify`。

RTL 代码位于 `rtl\myCPU`，单独查看某个 Lab 的代码请查询对应的 commit 历史。

## 内容
|  Lab  | 章节       | 标题                |
| :---: | :--------- | :------------------ |
| lab11 | 第八章 5.2 | 添加 AXI 总线支持   |
| lab12 | 第八章 5.3 | 完成AXI随机延迟验证 |

## 使用方法
* Clone 仓库
* 用 Vivado 打开项目文件 `run_vivado\mycpu_prj1\mycpu_prj1.xpr`
* 重新生成 IP 核的输出产品（Reset & Generate Output Products）
* 根据讲义内容，尝试进行仿真、综合。