# FPGA digital-recognition

**Repository Path**: colfish/fpga-digital-recognition

## Basic Information

- **Project Name**: FPGA digital-recognition
- **Description**: 使用FPGA vivido根据数字的图像特征给数字加边界，并识别数字大小
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 6
- **Forks**: 0
- **Created**: 2020-09-25
- **Last Updated**: 2024-05-28

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# FPGA digital-recognition

#### 介绍
使用FPGA vivido根据数字的图像特征给数字加边界，并识别数字大小

#### 参考教程
该工程的识别原理和代码讲解可以参考[基于FPGA的数字识别实现](https://blog.csdn.net/Moon_3181961725/article/details/96710538)，同时感谢这位博主的分享教程。该工程也是参考这位博主的教程完成的。

#### 文件夹说明
- digital_identify文件夹为vivido工程文件夹
- imgs文件夹包含工程中使用到的640*480的0~9源图片、仿真结果、加边界后的数字图片，以及上板测试的结果。
- matlab文件夹包含了将图片转为数字文件、显示加边界后的数字文件用到的matlab代码。

#### 工程说明
- digital_identify模块为顶层模块- 
- serial_data_gen模块实现数据的读入，使用rom IP核初始化matlab生成的.coe数据文件
- edge_check模块实现查找数字边界值
- edge_disp模块实现输出加边界后的数据
- num_recog模块实现数字的识别

#### 运行环境说明
1. 软件环境
vivido 2018.3
matlab 2018b
2. 硬件环境
zynq xc7z020clg400-2