8241888 xiaowuzxc 1640229265
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从零写一个16位处理器,采用自主设计的大黄鸭指令集,单周期2级流水线,8位指令双发射。配套大黄鸭汇编器,改善开发体验。fpga/verilog入门没多久,边写边学,在实践中成长,大家的支持是我前进的动力。
Verilog
7 hours ago
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玉衡是一款从零开始写的 RISC-V 内核的处理器,基于 Verilog 硬件设计语言实现,五级流水线设计,支持 RV32IMFD 指令集,支持中断,支持 RT-Thread Nano 3.1.5
Verilog
23 days ago
8650835 deepcomm 1625368542
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使用DDS芯片AD9914产生线性扫频信号
Verilog
chips
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7 months ago
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支持OpenGL ES 1.1的GPU内核
Verilog
over 1 year ago
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FPGA&VerilogHDL应用设计教程,包括课程思维导图、各章实例、各实验源码、综合实验例程。
5322946 liangkangnan 1578984522
一个从零开始写的极简、非常易懂的RISC-V处理器核。
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基于zynq的HDMI驱动,开发环境:Miz702开发板(兼容zedboard),vivado 2015.2
Verilog
6 years ago
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基于zynq的VGA驱动,开发环境:Miz702开发板(兼容zedboard),vivado 2015.2 1.480*640 分辨率 2.显示静态彩色图片
Verilog
almost 6 years ago

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