一个从零开始写的极简、非常易懂的RISC-V处理器核。

简易的RISC-V五级流水线标量处理器：CK_RISCV； 支持RV32I指令集，使用Veriog编写，简单易懂； 参照公司研发环境，设计一套规范的设计与验证环境；

projects/soc目录下存放了接入ysyxSoC的示例程序。源码中只有一个占位符，能够通过编译但不能正常运行。 要使用该框架，需要先按照 ysyx SoC 的 readme 完成 命名规范 和 CPU 内部修改 两个步骤，得到 ysyx_21xxxx.v，

记录FPGA学习过程

基于 RISC-V 指令集的 CPU 设计和实现（FPGA）

usb2.0 controller

Wujian100在nexys-4-ddr开发板上运行

HDLGen是一个HDL生成工具，支持在Verilog里内嵌Perl或Python script来帮助快速、高效地生成期望的设计，支持Perl或者Python的所有数据结构和语法，有若干内嵌函数来提高效率，也支持Perl的扩展API(Python API扩展目前还不支持)，通过内嵌script和API来减少手动工作、提高开发效率、降低出错几率。

取自路科验证V2Pro-UVM入门进阶实验lab5源码

Verilog编写的RISC-V处理器，支持RV32IMZicsr指令集，2级流水线，哈佛结构，AXI4-Lite总线。MCU级别的处理器，麻雀虽小，五脏俱全。riscv有无限可能，未来将不断完善，大家的支持是我前进的动力。