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Verilog
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8241888 xiaowuzxc 1640229265

xiaowuzxc/大黄鸭处理器

60
从零写一个16位处理器，采用自主设计的大黄鸭指令集，单周期2级流水线，8位指令双发射。配套大黄鸭汇编器，改善开发体验。fpga/verilog入门没多久，边写边学，在实践中成长，大家的支持是我前进的动力。
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玉衡是一款从零开始写的 RISC-V 内核的处理器，基于 Verilog 硬件设计语言实现，五级流水线设计，支持 RV32IMFD 指令集，支持中断，支持 RT-Thread Nano 3.1.5
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5322946 liangkangnan 1578984522

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一个从零开始写的极简、非常易懂的RISC-V处理器核。
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RZJM/Miz702_HDMI

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基于zynq的HDMI驱动,开发环境：Miz702开发板（兼容zedboard），vivado 2015.2
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xiaowuzxc/异步FIFO的纯verilog实现
4
纯verilog构建异步fifo，附带仿真脚本。读写端口各有一组时钟、读写使能、读写端口、满空指示、fifo使用量。源码结构清晰，注释完备，易于理解。
吴恢鹏/FPGA视频采集
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本项目采用黑金AX4010，OV5650，AN430，蓝牙HC05实现
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