# Verilog 语言实验

**Repository Path**: foxtrot024/verilog---language-experiment

## Basic Information

- **Project Name**: Verilog 语言实验
- **Description**: No description available
- **Primary Language**: Unknown
- **License**: Apache-2.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 3
- **Forks**: 0
- **Created**: 2024-11-26
- **Last Updated**: 2025-03-28

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# Verilog 语言实验

## 目录

+ [前言](#foreword)
+ [Vivado EDA 工具安装指南](https://gitee.com/foxtrot024/verilog---language-experiment/tree/lab01)
+ [实验1：Vivado 设计流程](https://gitee.com/foxtrot024/verilog---language-experiment/tree/lab02)
+ [实验2：简单组合电路设计](https://gitee.com/foxtrot024/verilog---language-experiment/tree/lab03) 
+ [实验3：简单时序电路设计](https://gitee.com/foxtrot024/verilog---language-experiment/tree/lab04)
+ [实验4：同步时序电路设计](https://gitee.com/foxtrot024/verilog---language-experiment/tree/lab05)  
+ 

## <a name="foreword"></a> 前言

“Verilog语言”是一门理论性、工程性、技术性和实践性都很强的专业选修课程，为将来所有计算机学科系列硬件课程的实验打下基础。课程主要讲授Verilog HDL硬件描述语言的语法知识和程序结构，学习使用Verilog语言描述、设计简单的数字电路，了解应用EDA工具进行Verilog程序设计的基本流程和方法；通过课程实验，掌握简单数字电路的设计、综合、仿真及测试方法，提升其基于FPGA开发板进行工程实践的能力；从而培养学生硬件设计的基础能力，使其掌握基本的硬件设计方法学和测试方法。课程的难点是如何帮助计算机专业的学生改变其串行“编程”的思维定势，使其具备一定的硬件设计素养。