# yosys-pipe

**Repository Path**: fpc5719/yosys-pipe

## Basic Information

- **Project Name**: yosys-pipe
- **Description**: Yosys功能扩展：流水线提取与重构
- **Primary Language**: Unknown
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2026-01-04
- **Last Updated**: 2026-01-04

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# Yosys功能扩展：流水线提取与重构

## 依赖

安装oss-cad-suite，确保`yosys`、`yosys-config`、`sby`在`$PATH`里。

如需使用SpinalHDL重新生成Verilog测试用例，则需确保`MySpinalProject/mill`可执行。

## 使用说明

```
# 编译项目
$ make build

# 基本测试
# 在vsrc目录下已经有两个完成了标注的Verilog测试用例
$ make test ALL=Simple
$ make test ALL=RgbToSomething
# 这会在.work目录下输出相应的结果（*_reconstruct.v）

# 如需自行生成新的测试用例
# 可编辑MySpinalProject/hw/spinal/pipeTest/Top.scala
# 然后执行
$ make verilog
# 这会在vsrc目录下生成新的Verilog文件，还需手动标注关键线网属性
# 例如：(* stage = "stage0" *)

# 形式化验证
$ make formal ALL=Simple
$ make formal ALL=RgbToSomething
# 输出DONE (PASS, rc=0)即为测试通过
```