# cyclone_iv_qii121_template

**Repository Path**: hsiaing/cyclone_iv_qii121_template

## Basic Information

- **Project Name**: cyclone_iv_qii121_template
- **Description**: 使用quartus ii 12.1为cyclone iv创建的工程模板，altera fpga，verilog语言
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2017-05-12
- **Last Updated**: 2020-12-19

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# 简介
使用quartus ii 12.1为cyclone iv创建的工程模板。
source为源代码文件，还包括TimeQuest的sdc文件和仿真工具modelsim的testbench.vt文件。
quartus文件夹为quartus ii 12.1的工程文件，qpf是工程文件，qsf是工程设置文件，output内部保存了编译后的下载文件。

# 设置
1. Assignments - Device - Device and Pin Options - Configuration：勾选Use configuration device，用于生成pof文件。
2. Assignments - Seting - Compilation Process Setings - Save project output files in specified directory：勾选，设置路径`./output_files`，不能设置`output_files`，下载的时候会在source文件夹下生成output_files文件夹，不明白什么原因。
3. Assignments - Seting - Simulation：设置Tool name为ModelSim-Altera，设置testbench.vt路径。
4. Assignments - Seting - TimeQuest Timeing Analyzer：设置timequest.sdc路径。