# risc_t16

**Repository Path**: jianfengtony/risc_t16

## Basic Information

- **Project Name**: risc_t16
- **Description**: No description available
- **Primary Language**: Verilog
- **License**: GPL-3.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 5
- **Forks**: 2
- **Created**: 2019-07-18
- **Last Updated**: 2024-01-22

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# risc_t16

#### 介绍
本项目设计目标是：
1. 设计一款RISC CPU，总线符合哈佛结构，能够在FPGA上进行综合实现。
2. 程序和数据存储器能够利用FPGA上的片上资源。
3. 能够使用汇编进行程序设计，支持的程序架构满足基本的顺序运行和分支跳转，不追求满足程序的通用性和复杂性。
4. 对程序的规模和数据的存储空间不求大，重点集中在可以高性能的进行数学和逻辑运算。
5. 大部分指令是16位设计，部分指令支持32位运算以提高整数运算效率。
6. 占用资源一定要少，目标是FPGA上有多少硬件乘法器以及Block RAM，就可以放下相匹配个数的CPU核心，以方便构建更加复杂的多核心并行计算系统或者流水线计算系统。
7. 寄存器是16位宽，可以支持按照32位的组合方式访问，提高数学运算的便利性和效率。
8. 系统支持的指令集可以根据编写的汇编代码自动生成配置文件，不使用的指令在实际系统中综合时候可以不综合，进一步缩小资源占用。

#### 软件架构
软件架构说明


#### 安装教程

1. xxxx
2. xxxx
3. xxxx

#### 使用说明

1. xxxx
2. xxxx
3. xxxx