# simple-riscv

**Repository Path**: koukouding/simple-riscv

## Basic Information

- **Project Name**: simple-riscv
- **Description**: 这是一个简单的riscv核，完整支持rv32i指令集，支持外部中断，微架构为五级流水线
- **Primary Language**: Verilog
- **License**: Apache-2.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 8
- **Forks**: 0
- **Created**: 2024-08-01
- **Last Updated**: 2025-08-02

## Categories & Tags

**Categories**: Uncategorized

**Tags**: riscv, CPU

## README

# simple-riscv

#### 概述
这是一个简单的riscv核，完整支持rv32i指令集，支持外部中断，微架构为五级流水线

#### simple-riscv特点
simple-riscv结构简单，代码量较少，且文档详细，适合初学者学习riscv和verilog

simple-riscv文档见simple-riscv.pdf

#### 文档目录

- 1 规格介绍
- 1.1 指令集： rv32i ，具体指令⻅下图
- 1.2 ⽀持csr寄存器如下图红框所示
- 1.3 ⽀持interrupt和exception ，interrupt和exception类型如下图红框所示
- 1.4 微架构
- 2 硬件实现
- 2.1 Simple - riscv core概述
- 2.2 Simple - riscv core模块介绍
- 2.2.1 Fetch
- 2.2.2 Decoer
- 2.2.3 Execute
- 2.2.4 Memory access
- 2.2.5 Write back
- 2.2.6 Interrupt
- 2.2.7 Regfile
- 2.2.8 Csr_regfile
- 2.2.9 top_ctrl
- 2.3 soc介绍
- 3 硬件验证
- 3.1 验证场景介绍
- 3.2 验证环境使⽤使⽤说明
- 4 未来计划
- 4.1 FPGA测试
- 4.2 操作系统适配


simple-riscv top diagram

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simple-riscv的soc部分和验证借鉴参考了tinyriscv: https://gitee.com/liangkangnan/tinyriscv/