# SystemVerilog数字集成电路功能验证

**Repository Path**: kyle_liuwei/sv

## Basic Information

- **Project Name**: SystemVerilog数字集成电路功能验证
- **Description**: SystemVerilog数字集成电路功能验证书中源代码
- **Primary Language**: Unknown
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 17
- **Created**: 2023-10-10
- **Last Updated**: 2023-10-10

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

本书配套代码、课件等教学资源仅限于学习交流。

虚拟机下载地址：https://pan.baidu.com/s/1pp3DqxdZT2dtAmJAXVeh9g?pwd=1111。

root密码：1111。

启动授权命令
[eda@socserver ~]$ cd ~/flexlm
[eda@socserver flexlm]$ lmgrd -c synopsys.dat -l log.txt

全部例子在CentOS 7.9系统下的VCS和Verdi2018-2021中测试通过，注意2018版本使用DVE查看覆盖。

svm-1.1和svm-1.2目录包含了配置数据库和工厂机制的源文件，在第5和第9章的例子中会重复使用。

Shell中运行某个例子的步骤。

1. 在Shell中进入src目录。
2. 如果需要使用svm1.1或svm1.2目录中的包，Bash Shell下执行source setting.sh（TC Shell执行source setting.csh），加载环境变量$SRC_HOME和$SVM_HOME。
3. 将src目录下的makefile复制到当前例子所在目录，然后输入make进行仿真。
4. Makefile的详细使用详见教材附录A。