# learning-riscv

**Repository Path**: makerinchina/learning-riscv

## Basic Information

- **Project Name**: learning-riscv
- **Description**: No description available
- **Primary Language**: Verilog
- **License**: Apache-2.0
- **Default Branch**: main
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2021-07-24
- **Last Updated**: 2021-07-24

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# learning-riscv
> Implementation RISCV core for my learing purpose.

- 说明

从头实现一个RISCV core， 用于自己学习RISCV CPU和FPGA 知识。

- 目标
  - 基础指令运行和测试仿真
  - 运行C程序
  - 在Altera FPGA开发板上运行
  - GPIO外设
  - UART外设和串口下载程序
  - JLINK 调试功能和烧写（SWD)
  - 支持SES-RISCV直接编写程序
  - 运行RTOS-rtt
  - 运行GUI-lvgl
  
- [开发记录-BLOG笔记](https://makerinchina.cn/category/ic_design/riscv_cpu/)

- 主要参考资料

    - 《Computer_Organization_RiscV_Edition》、中文版《计算机组成与设计  硬件软件接口 》

    - [RISCV 官方文档](https://riscv.org/technical/specifications/)