## ✦ 关于

SPL-G1 是一枚硬件因果审计可信计算单元（TCU） —— 它不是通用 CPU/GPU/NPU，而是面向安全场景的专用原语，提供可证明的硬件级因果审计。基于 2D PIM（存内计算）阵列与 RA-BUS 统一寻址总线，它融合了算力（SCALAR / VECTOR / MATRIX 三模）、硬件级因果约束校验、身份锚定（256 位）与不可逆 SBC 熔断机制。每一次操作都产出可审计的 P→Q 因果对；任何违规都将被永久锁定。

Phase A —— TCU 核心能力闭环已全部完成。能力里程碑 A1 控制流、A2 真 FP16、A3 splcc 编译器、A4 数据通道与 A6 SBC 熔断均已交付，并通过 RTL 仿真验证 —— 集成测试平台（tb_G1_Integrated.sv，v3）以 0 错误通过完整 Phase-A 套件（Icarus Verilog）。

✅ 是	❌ 不是
硬件因果审计可信计算单元（TCU）	运行 Linux / x86 应用的桌面 CPU
具备全生命周期 P→Q 可追溯性的可验证计算原语	拥有数千核心与 CUDA 生态的 GPU 显卡
三模 PIM 阵列（SCALAR / VECTOR / MATRIX），每次操作皆可审计	用于 LLM 推理的数据中心级 NPU 加速器
面向合规计算、安全攸关审计与证明类负载的嵌入式安全根	任何主流微处理器的替代品

✅ 是

❌ 不是

硬件因果审计可信计算单元（TCU）

运行 Linux / x86 应用的桌面 CPU

具备全生命周期 P→Q 可追溯性的可验证计算原语

拥有数千核心与 CUDA 生态的 GPU 显卡

三模 PIM 阵列（SCALAR / VECTOR / MATRIX），每次操作皆可审计

用于 LLM 推理的数据中心级 NPU 加速器

面向合规计算、安全攸关审计与证明类负载的嵌入式安全根

任何主流微处理器的替代品

- **硬件因果审计流水线** —— 每一步计算都带有可观测的 P→Q 因果轨迹；审计失败 → SBC 熔断器熔断 → 输出永久归零（Materica #4）。 - **三模 PIM 计算阵列** —— 4×4 存内计算网格（Cell v2：64 位本地存储 + 32 操作数 ALU），三种执行模式 SCALAR / VECTOR / MATRIX，8 位相邻互连，逐列 vec_sum，全阵列 mat_total 归约。 - **真 FP16（IEEE 754 半精度）** —— 符号 / 5 位指数 / 10 位尾数，次正规数 / NaN / ±Inf，`roundTiesToEven`；真实的 `FP16_ADD / SUB / MUL / CMP / MAC` 语义（A2）。 - **因果约束（v2）** —— `spl_cim_causal_unit` v2 硬约束校验：`constraint_pass = (constraint_bits == 64'hFFFF_FFFF_FFFF_FFFF)` + 56 位 `dep_mask` 依赖校验，含级联失败。在直通（桥接）模式下 constraint_bits 全 1 → 恒通过（A5）。 - **序列器 v4** —— 参数化 256 项程序存储器，JMP / JZ / JNZ / CALL / RET / HALT 控制流指令，8 级返回栈，越界保护；数据通道的 RA-BUS READ 事务状态（v5 注解）（A4）。 - **RA-BUS 仲裁器 v1** —— 4 目标地址译码总线（PIM / Audit / Identity / External），READ / WRITE / EXECUTE / CONFIG 事务类型。 - **身份锚 v1** —— 256 位硬件身份校验，64 周期逐位握手。 - **SBC 熔断** —— 审计失败 → `fuse_blown` 闩锁 → 输出强制归零；仅硬件复位可恢复（A6）。 - **EDA 工具链（纯 Python，仅标准库）** —— `eda_cli.py` 驱动解析 → 映射 → 构建 → 导出 → RTL 生成（`eda_parser.py` / `eda_mapper.py` / `eda_exporter.py` / `eda_rtlgen.py` / `EDA_fixed.py`）。 - **splcc —— C 子集编译器 v0.1** —— 将受限 C 方言（int 变量、`for` / `while` / `if-else`、算术、比较）编译为 SPL-G1 微码 CONFIG 字，含 `--verify` 解释器模式（A3）。 - **RTL（SystemVerilog / Verilog）** —— 集成顶层 `G1_Top_Integrated.sv`（v3，Phase A）与 `G1_Commercial_Top.sv`；核心单元 `spl_pim_cell.sv`（v2，32 操作数 + FP16）、`spl_pim_compute_array.sv`（v2.1）、`spl_pim_sequencer.sv`（v4 控制流 / v5 总线回读）、`spl_cim_causal_unit.sv`（v2）、`ra_bus_arbiter.sv`、`ext_mem_controller.sv`、`materica_compliance_unit.sv`（v2）；扩展单元 `spl_tile.sv`、`spl_multi_tile_array.sv`、`spl_mesh_router.sv`、`spl_pim_reduce_tree.sv`；主机接口 `pcie_cxl_host_if.sv`，遗留 `g1_compute_core.sv` / `G1_Top_Interface.v`；测试平台 `tb_G1_Integrated.sv`（v3）、`tb_cell_v2.sv`、`tb_pim_compute_array.sv`、`tb_materica_compliance.sv`、`tb_G1_Top.sv`。 - **PDK 包** —— `silicon_cim_v1.json`（28nm CIM）与 `optical_mzi_photonics_v1.json`（光子）。

| `make` 目标 | 动作 | |---|---| | `make demo-causal` | 硅基 CIM PDK 因果链演示 | | `make demo-audit` | 认知审计演示（低功耗优化） | | `make demo-optical` | 光子 PDK 演示 | | `make demo-full` | 全流水线（COMPUTE 算子 + `params` 消费） | | `make demo-hetero` | 单裸片（die）异质混合材料演示 | | `make build DESC=` | 编译自定义因果设计 | | `make sim` / `make wave` | RTL 仿真 / 打开波形 | | `make rtlgen` / `make rtlgen-apply` | EDA → RTL 包生成（将补丁应用到 RTL） | | `make pdk-report` / `make multi-pdk` | 材料覆盖矩阵 / 多 PDK 批量对比 | | `make splcc-bridge` | 运行 `splcc_bridge.py tests/loop_sub.c --verify --emit outputs` | | `make clean` | 清理构建产物与 `outputs/*.json` | > RTL 仿真需 **Icarus Verilog**（`iverilog` / `vvp`），可选 **GTKWave** 查看 `.vcd` 波形。