# Verilog常用语法

**Repository Path**: pejoicen/verilog_common_syntax

## Basic Information

- **Project Name**: Verilog常用语法
- **Description**: Verilog常用语法说明。
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2018-11-27
- **Last Updated**: 2022-05-26

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

v0.1
initial

记录Verilog代码中常用语法，后续根据实际情况再修改补充。