# cpu

**Repository Path**: philhuan/cpu

## Basic Information

- **Project Name**: cpu
- **Description**: 硬件课程课设，使用verilog硬件设计语言设计一个五级流水线cpu
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 1
- **Forks**: 0
- **Created**: 2019-12-04
- **Last Updated**: 2022-04-14

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# cpu课设

verilog实现的mips多周期cpu，五段流水线，实现了R类指令两条（AND，ADD）,I类指令三条（ORI，ADDI，BEQ），J类指令一条（J）。解决了RAW数据冲突。

考完试后做的，因为要去实习，时间仓促。加之以后不做硬件，verilog也忘光了，所以随便弄了下。

看了《自己动手写CPU》前八章。然后今年老师要求要同时有3类指令，书上代码三类指令齐全是在第八章。

所以我以第四章代码为基础，从五，六，七，八章集成了几条这三类的指令。

周三晚上考完试开始做，周五晚上验收（水）完了。

这个代码是Vivado工程，安装好Vivado后双击`cpu.xpr`即可。