# AXI-Cache

**Repository Path**: sento1926/axi-cache

## Basic Information

- **Project Name**: AXI-Cache
- **Description**: 一个cache
- **Primary Language**: Unknown
- **License**: MIT
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 1
- **Forks**: 0
- **Created**: 2022-11-28
- **Last Updated**: 2023-01-02

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# AXI-Cache

#### 介绍
一个cache

## 设计现状

cpu给出4个地址然后读出4个字， 假设这里的cpu给出地址时间的间隔为1周期，并且在cache_addr_ok为1时（握手成功）开始连续给4个地址。(这个假设可能毫无道理可言)

同时现在的LRU单元是由BRAM实现的, 还未经过实践验证是否可行。

MISS时的处理还没有写。

- 2022/12/2 终于要开始写testbench了(蕾姆)
  - 明确仿真的功能：
    - cpu给出数据地址，并与cache开始握手`cache_addr_ok`，握手成功开始传下一个地址，否则等待
    - 每接收到四字节数据时，数据握手`cache_data_ok`
  - 恶补一下testbench怎么写
- 和师兄再次沟通了一下，暂且假定cpu在每次握手成功后给出一个新地址
- ![wave](.\wave.png)
- 2022/12/5 水完模式识别继续整
  - miss信号和hit信号暂时生成还有些问题， 可能也是因为读命中重新写回有点问题
  - ![wave20221205](wave20221205.png)
- 2022/12/08 之前几天去赶课程实验了没有来整，今天检查了一下一直输出为0的原因是Ip核在读的时候也需要使能信号，但是我并没有加上去
- 2022/12/21 尝试更新LRU的实现形式，用generate关键字进行重复更新
- 2022/12/24 完成了LRU的实现，并且实现了4路组相联