# FPGA_BASIC

**Repository Path**: seufpga/fpga_-basic

## Basic Information

- **Project Name**: FPGA_BASIC
- **Description**: FPGA基础项目学习
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 7
- **Forks**: 2
- **Created**: 2022-02-02
- **Last Updated**: 2024-05-28

## Categories & Tags

**Categories**: Uncategorized

**Tags**: FPGA

## README

# FPGA_BASIC

#### 介绍
FPGA基础项目学习，使用Verilog HDL语言编写基本的电路模块，主要分为组合逻辑电路和时序逻辑电路部分。

#### 模块体系
![模块体系介绍](imgs/%E9%80%BB%E8%BE%91%E7%94%B5%E8%B7%AF.png)

##### 加法器（⭐）
实现任意位二进制超前进位加法电路，输出结果。

##### 乘法器（⭐）
实现任意位二进制超前进位乘法电路，输出结果。

##### 比较器（⭐⭐）
实现任意位二进制数比较电路，输出结果。

##### 多路选择器（⭐⭐）
实现带使能控制信号（nCS）的8位数据通道选择器电路，输出结果。

##### 总线（⭐⭐）
实现总线的读写操作，模块读取数据后根据信号判断是否进行+1再输出。

##### 流水线（⭐⭐⭐）
用流水线方式实现按位操作的任意位乘法器设计，输出结果。

##### 状态机（⭐⭐⭐）
用三段式实现状态机，能够按照要求进行状态跳转，输出结果。

##### UART（⭐⭐⭐⭐）
实现单字节，可定义波特率异步串口通信发送器，接收器。

#### 文件说明
每个文件夹对应一个模块，模块内提供波形图和testbench文件，需要对着波形图文件编写代码，最后提交如下文件：
1.  Verilog HDL编写的模块代码；
2.  通过modelsim测试的testbench文件，结果需与波形图结果一致；
3.  modelsim仿真结果波形图；
4.  模块的介绍和理解；
5.  上述4项汇总的PDF/WORD文件；

#### 预备基础
1.  数字电路；
2.  微机原理；
3.  数字信号处理；

#### 工具推荐
1.  quartus Ⅱ 18.0；
2.  modelsim 10.5；
3.  visio；
4.  wavedrom;

#### 参考资料
1. 《Verilog 数字系统设计教程》 夏宇闻；
2. [《Verilog 菜鸟教程》](https://www.runoob.com/w3cnote/verilog-dividend.html)；
3. [《Verilog 实战开发指南》野火](https://www.bilibili.com/video/BV17z411i7er?from=search&seid=6385297867836727722&spm_id_from=333.337.0.0)；