# common_sv_blocks

**Repository Path**: sheathh/common_sv_blocks

## Basic Information

- **Project Name**: common_sv_blocks
- **Description**: No description available
- **Primary Language**: Unknown
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2026-02-27
- **Last Updated**: 2026-02-27

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README



# Common SV Blocks

A collection of common SystemVerilog verification components and non-overlap implementation examples.

## 项目简介

本项目包含 SystemVerilog 验证常用模块及非重叠（non-overlap）实现的示例代码。

## 目录结构

```
common/          # 通用验证组件
non_overlap/     # 非重叠实现示例
oop/             # 面向对象实现的非重叠示例
```

## 组件说明

### common/ - 通用验证组件

| 文件 | 描述 |
|------|------|
| `src/clock_jitter.sv` | 时钟抖动模拟模块 |
| `src/ood_id_scb.sv` | Out-of-Order ID 记分板 |
| `src/sva_axi.sv` | AXI 协议 SystemVerilog 断言 |
| `src/sva_grant.sv` | Grant 信号断言 |
| `src/unique_elems.sv` | 唯一元素处理工具 |

### non_overlap/ - 非重叠实现

| 文件 | 描述 |
|------|------|
| `src/non_overlap.sv` | 非重叠模块实现 |
| `src/non_overlap_randc.sv` | 随机循环非重叠实现 |

### oop/ - 面向对象实现

| 文件 | 描述 |
|------|------|
| `src/non_overlap.sv` | 非重叠模块 |
| `src/non_overlap_randc.sv` | 随机循环版本 |
| `src/oop/my_package.sv` | OOP 包定义 |
| `src/oop/test.sv` | 测试用例 |
| `src/oop/top.sv` | 顶层模块 |

## 使用方法

各子目录均包含独立的 `Makefile`，可使用以下命令构建和运行：

```bash
cd <directory>
make
```

## 依赖

- SystemVerilog 编译器（如 VCS、ModelSim 等）
- UCLI 命令行接口

## 许可证

本项目仅供学习和研究使用。