# State_Machine

**Repository Path**: siyuan16/state_-machine

## Basic Information

- **Project Name**: State_Machine
- **Description**: Three Verilog codes file to implement simple state machine by output 1s 
- **Primary Language**: Verilog
- **License**: MIT
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 2
- **Forks**: 0
- **Created**: 2024-10-18
- **Last Updated**: 2024-10-18

## Categories & Tags

**Categories**: Uncategorized

**Tags**: Lab, Verilog

## README

# State_Machine

#### 介绍
通过输出 1s 实现简单状态机的三个 Verilog 代码文件

1. 输入：时钟和复位（按钮 0），十个开关（开关 0 至开关 9）用于序列输入，一个开关 10 用于暂停。
1. 输出： 一个七段输出。


- 状态机工作原理如下
- 复位时，状态机进入状态 0，即初始状态，七段输出显示 “0”。
- 在任何状态下，如果开关 10 切换到低电平，状态机应保持当前状态。当开关 10 切换回高电平时，状态机应恢复工作。
- 当状态机工作时，七段屏应动态显示数字 “101”。例如，如果序列为 “1010101010”，当处理到第三位数字时，七段数字应显示 “1”，然后当处理到第五位数字时，七段数字应显示 “2”。
- 状态机只有在按下复位按钮后才会更新序列。当它工作时，改变输入不会影响结果。执行 Top_module.v，对 FPGA 板进行编程。


- 实例化已设计的三个模块，连接时钟分频器、转换器和序列检测器状态机。顶部模块包含以下输入和输出，这些输入和输出将连接到 FPGA 板：
- 输入


1. clk - 来自电路板的 100 MHz 输入时钟
1. rst - 复位状态机元素和更新二进制序列的按钮
1. 开关 - 十个开关，用于设置二进制序列
1. 按钮 - 开启/关闭状态机

- 输出：

1. 七段式 - 显示 “101 ”的数字
1. 机器开/关状态