# AXI-to-JTAG-LM IP核（Xilinx Vivado）

**Repository Path**: smartelec_056/axi-to-jtag-lm-ip-repository

## Basic Information

- **Project Name**: AXI-to-JTAG-LM IP核（Xilinx Vivado）
- **Description**: AXI转JTAG LM（Linear Memory）IP核基于AXI总线，实现了JTAG信号产生、移位和DMA传输的功能
- **Primary Language**: Verilog
- **License**: AGPL-3.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 10
- **Created**: 2022-09-30
- **Last Updated**: 2022-09-30

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# AXI-to-JTAG-LM IP核（Xilinx Vivado）

#### 简介
 用于Xilinx FPGA的JTAG信号转换IP核，适用于Vivado开发环境（vivado 2020.1下已通过测试）。

- 基于AXI总线访问技术，实现了内存数据到JTAG信号的转换。

- 内建DMA。

- 支持传输完成中断产生。

- TCK频率可控。

![IP核配置界面](https://images.gitee.com/uploads/images/2020/1030/193215_963b90bc_5499193.png "屏幕截图.png")
![寄存器描述](https://images.gitee.com/uploads/images/2020/1030/194519_128a6da9_5499193.png "屏幕截图.png")