# uart16550

**Repository Path**: stevesteve123/uart16550

## Basic Information

- **Project Name**: uart16550
- **Description**: uart16550的Verilog语言描述，包括串口收发部分，寄存器简单配置以及仿真示例
- **Primary Language**: Unknown
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2024-10-06
- **Last Updated**: 2024-10-06

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

UART16550
===============
UART模块主要接收数据的串并转换部分，发送数据的并串转换部分，发送数据FIFO的控制部分，接收数据FIFO的控制部分，寄存器控制部分等组成。

## 文件结构

* uart_16550.v---------------------uart模块top层
	* uart_rx.v-----------------数据接收模块
		* uart_fifo.v----------RX FIFO模块
	* uart_tx_top.v-----------------数据发送模块		
		* uart_tx.v-----------------发送数据的并串转换部分
		* uart_fifo.v----------TX FIFO模块
	* uart_register.v------------寄存器配置模块
* uart16550_uart_ip
	* uart_rx.v-----------------数据接收模块
		* uart_fifo.v----------RX FIFO模块
	* uart_tx_top.v-----------------数据发送模块		
		* uart_tx.v-----------------发送数据的并串转换部分
		* uart_fifo.v----------TX FIFO模块
	* uart_register.v------------寄存器配置模块
	* uart_ip_gate.v-------------串口ip核


## 仿真文件结构
* rx_sim------------------对接收数据部分进行验证：模拟接收数据0-7，观察接收fifo输出的数据是否正确
* tx_sim------------------对发送数据部分进行验证：模拟在fifo中写入数据1-7，观察发送数据tx是否正确
* top_sim-----------------对顶层模块进行验证
	* top_sim_1-----------模拟接收数据0-7，数据先被写入接收fifo，然后被写入接收数据寄存器，读取寄存器的值，观察写入数据是否正确
	* top_sim_2-----------在发送数据寄存器中写入数据0-7，数据先被写入发送fifo，观察tx输出的信号是否正确
	* top_sim_3-----------数据回环测试：模拟接收数据0-7，数据先被写入接收fifo，然后被写入接收数据寄存器，读取寄存器的值，
						  然后将其写入发送数据寄存器，数据先被写入发送fifo，观察tx输出的信号是否与接收信号rx保持一致
						  
* uart16550_to_uart_ip_sim--uart16550和串口ip核互相发送数据，观察数据是否正确