# 单周期哈佛结构CPU

**Repository Path**: tad7/Single-cycle-CPU

## Basic Information

- **Project Name**: 单周期哈佛结构CPU
- **Description**: 一个采用32 位RISC-V 指令集，覆盖整数基础指令的单周期 CPU 设计。
同时实现用C语言编写小程序，覆盖到CPU所支持的大部分指令，将c语言程序交叉编译为RISCV汇编源码，使用模拟器转为机器码并在CPU中执行，得到正确结果。
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 8
- **Forks**: 0
- **Created**: 2023-04-30
- **Last Updated**: 2025-01-20

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# 单周期哈佛结构CPU

## 项目环境
设计语言：Verilog 硬件描述语言
仿真环境：Vivado 2018.3 版本

## 任务目标
课程设计要求：设计一个兼容 32 位 MIPS 或 RISC-V 指令集的单周期 CPU 核  
指令集： RISC-V 指令集（RV32I)  
设计目标:  
  1.使用哈佛结构的单周期 CPU
  2.支持 RV32I 基础整数指令集中除“状态与控制”类指令外的所有指令
  3.能够运行简单的小程序，且充分利用 RV32I 指令集。


## 参考资料
（1）RISC-V 手册 一本开源指令集的指南 DAVID PATTERSON, ANDREW WATERMAN 翻译:勾凌睿,黄成,刘志刚  
（2）康振邦-RISCV 指令集分类（译码版）_v4_2020.1.25  
（3）The RISC-V Instruction Set Manual Volume II: Privileged Architecture Document Version 20211203  
（4）The RISC-V Instruction Set Manual Volume I: Unprivileged ISA Document Version 20191213  
（5）所有课程 PPT

## 项目文件夹结构
|-project_1.zip (vivado 项目文件夹打包）    
|-计组大作业一报告.pdf  
|-src （源代码文件夹）  
 |-verilog （cpu设计文件源码文件夹）  
  |-IP （IP核文件）  
  |-testbench （TESTBENCH 文件源码文件夹）  
   |-alu_tb.v （ALU 测试文件）  
   |-cpu_tb.v （cpu 整体测试文件）  
   |-id_tb.v  （译码器测试文件）  
  |-test （cpu整体测试小程序源码文件夹）  
   |-for循环 （for 循环求和小程序源码、汇编、机器码文件夹）  
   |-Feibonacci  （斐波那契小程序源码、汇编、机器码文件夹）