# cpu

**Repository Path**: tjhd1475/cpu

## Basic Information

- **Project Name**: cpu
- **Description**: 用verilog实现的risc-v架构的五级流水cpu，实现了min-rv的基础24条指令
- **Primary Language**: Unknown
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 2
- **Forks**: 0
- **Created**: 2022-07-13
- **Last Updated**: 2022-10-24

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# cpu

#### 介绍
用verilog实现的risc-v架构的五级流水cpu，实现了min-rv的基础24条指令

#### 软件架构
risc-v


#### 安装教程

1.  需要自建prgram和dram的ip核作为rom和ram