# UART_Demo_Verilog

**Repository Path**: whik/UART_Demo_Verilog

## Basic Information

- **Project Name**: UART_Demo_Verilog
- **Description**: 基于Verilog实现的串口发送程序，带奇偶校验位。
- **Primary Language**: C
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 3
- **Forks**: 2
- **Created**: 2019-08-23
- **Last Updated**: 2025-02-06

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README



### 串口协议介绍及其Verilog实现

请参考我的博客文章：[详解串行通信协议及其FPGA实现](http://www.wangchaochao.top/2019/08/23/UART-Simple/)

### 代码工程下载

- Github工程地址：[https://github.com/whik/UART_Demo_Verilog](https://github.com/whik/UART_Demo_Verilog)
- Gitee工程地址：[https://gitee.com/whik/UART_Demo_Verilog](https://gitee.com/whik/UART_Demo_Verilog)

工程包含：

- my_uart_rx：串口接收1个字节示例程序
- uart_tx_8bit：串口发送1个字节示例程序
- uart_tx_demo：串口每隔500ms循环发送0-9字符


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