# axi_write_ddr

**Repository Path**: xingchenw/axi_write_ddr

## Basic Information

- **Project Name**: axi_write_ddr
- **Description**: 简单进行一次DDR3（MT41J128M16 --125）的写通道的测试
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 1
- **Forks**: 0
- **Created**: 2023-07-05
- **Last Updated**: 2024-02-20

## Categories & Tags

**Categories**: Uncategorized

**Tags**: Verilog

## README

# axi_write_ddr

#### 介绍
简单进行一次DDR3（MT41J128M16 --125）的写通道的测试；


#### 软件架构
 1.数据生成模块；
 2.FIFO控制模块；
 3.AXI写操作模块;
 4.顶层。



#### 参与贡献

1. 进行依次突发写的操作，数据端时钟为50M的发送源，采用异步FIFO，将数据进行缓存，AXI读时钟是100MHZ，突发长度128。
2. 后续可以加入乒乓FIFO，提高突发的速度，因为写触发在本项目中设置的是满足大于一个突发长度+2，进行一次写操作，所以读写的速度可以进一步优化。