# Verilog功能模块--时钟分频

**Repository Path**: xuxiaokang/verilog-function-module--clkDivider

## Basic Information

- **Project Name**: Verilog功能模块--时钟分频
- **Description**: Verilog功能模块--时钟分频，任意整数分频
- **Primary Language**: Verilog
- **License**: MIT
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 1
- **Created**: 2024-09-11
- **Last Updated**: 2025-03-18

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# Verilog功能模块--时钟分频

Gitee与Github同步

[Verilog功能模块--时钟分频: Verilog功能模块--时钟分频，任意整数分频 (gitee.com)](https://gitee.com/xuxiaokang/verilog-function-module--clkDivider)

[zhengzhideakang/Verilog--moving-average: Verilog功能模块——滑动平均值（使用FIFO） (github.com)](https://github.com/zhengzhideakang/Verilog--moving-average)

## 简介

模块功能：对输入时钟进行任意倍数分频。

应用场景：

- 需要对时钟进行分频，而PLL不能满足要求或者使用起来不方便

- 需要固定倍数关系的时钟

- 需要运行时不断变化频率的时钟

## 模块框图

<img src="https://picgo-dakang.oss-cn-hangzhou.aliyuncs.com/img/clkDivider.svg" alt="clkDivider" />

## 更多参考

[Verilog功能模块——时钟分频 – 徐晓康的博客 (myhardware.top)](https://www.myhardware.top/verilog功能模块-时钟分频/)

## 其它平台

微信公众号：`徐晓康的博客`

<img src="https://picgo-dakang.oss-cn-hangzhou.aliyuncs.com/img/%E5%BE%90%E6%99%93%E5%BA%B7%E7%9A%84%E5%8D%9A%E5%AE%A2%E5%85%AC%E4%BC%97%E5%8F%B7%E4%BA%8C%E7%BB%B4%E7%A0%81.jpg" alt="徐晓康的博客公众号二维码" />