# Verilog仿真模块--生成真随机数

**Repository Path**: xuxiaokang/verilog-simulation-module--RandomNum

## Basic Information

- **Project Name**: Verilog仿真模块--生成真随机数
- **Description**: Verilog仿真模块--生成真随机数
- **Primary Language**: Unknown
- **License**: MIT
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 1
- **Forks**: 0
- **Created**: 2025-04-26
- **Last Updated**: 2025-04-28

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# Verilog 仿真模块--真随机生成器





## 前言

在进行功能仿真时，总是希望仿真条件能覆盖尽量多的情况，因此，经常需要产生随机数作为仿真的输入。Verilog 和 SV 中有能够产生随机数的系统函数$random，可惜的是此函数产生的随机数是伪随机数，重新再跑一次仿真，它还是产生那些数，这使得两次仿真没有什么区别，覆盖的测试条件是一样的。这种情况不便于测试出模块在某些特殊输入时可能出现的问题，我们希望的是每次仿真都不一样。因此，就有了在仿真文件中产生真随机数的需求。

## 更多参考

[Verilog仿真模块–真随机生成器 – 徐晓康的博客](https://www.myhardware.top/verilog仿真模块-真随机生成器/)



## 其它平台

微信公众号：`徐晓康的博客`

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