# MIPS流水线CPU

**Repository Path**: xxz_yyf/mips-pipeline-cpu

## Basic Information

- **Project Name**: MIPS流水线CPU
- **Description**: Verilog语言描述的CPU，目标是实现57条基本指令，并且掌握阻塞和旁路等处理机制。
- **Primary Language**: Verilog
- **License**: MIT
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 2
- **Forks**: 0
- **Created**: 2021-04-10
- **Last Updated**: 2023-01-02

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# MIPS流水线CPU

## 内容列表

- [背景](#背景)
- [安装](#安装)
- [开发环境](#开发环境)
- [维护者](#维护者)
- [使用许可](#使用许可)

## 背景

计算机组成与系统结构作业，完成一个具有57条指令的MIPS流水线CPU，目前通过龙芯杯团队赛功能测试的sram接口和axi接口。

## 安装

龙芯杯nscscc2020年团队赛安装包

## 开发环境

Vivado 2019.2

## 维护者

[@Alfred yang](https://gitee.com/xxz_yyf)


## 使用许可

[MIT](LICENSE) © Alfred yang