同步操作将从 梨心/基于Quartus_II的个人FPGA及Verilog项目式学习记录 强制同步，此操作会覆盖自 Fork 仓库以来所做的任何修改，且无法恢复！！！

确定后同步将在后台操作，完成时将刷新页面，请耐心等待。