module test_top ();
    parameter cycle=100;
    bit clk;

    router_io rt_io(clk);
    test test1(rt_io);

    router dut(
        .reset_n(rt_io.reset_n),
        .clock(rt_io.clk),
        .frame_n(rt_io.frame_n),
        .valid_n(rt_io.valid_n),
        .din(rt_io.din),
        .dout(rt_io.dout),
        .busy_n(rt_io.busy_n),
        .valido_n(rt_io.valido_n),
        .frameo_n(rt_io.frameo_n)
    );


    initial begin
        clk = 0;
        forever begin
            #(cycle/2) clk = ~clk;
        end
    end
endmodule