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CHIPS-Alliance/riscv-v-spec

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vtype-ediv-format.adoc 462 Bytes
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Table 1. vtype register layout
Bits Name Description

XLEN-1

vill

Illegal value if set

XLEN-2:10

Reserved (write 0)

9:8

vediv[1:0]

Used by EDIV extension

7

vma

Mask agnostic

6

vta

Tail agnostic

5:3

vsew[2:0]

Selected element width (SEW) setting

2:0

vlmul[2:0]

Vector register group multiplier (LMUL) setting

马建仓 AI 助手
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1
https://gitee.com/chipsalliance/riscv-v-spec.git
git@gitee.com:chipsalliance/riscv-v-spec.git
chipsalliance
riscv-v-spec
riscv-v-spec
master

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