一个从零开始写的极简、非常易懂的RISC-V处理器核。
基于miniRV(兼容RISC-V)的SoC设计,分为单周期cpu和流水线cpu部分。自行设计了一个简单的计数器,可以下板验证。
一个Verilog定点数库,提供算术运算、与浮点数的互相转换,包含单周期和流水线两种实现。
Algorithm and VLSI implementation of any point DFT/FFT-Matlab/C/Verilog
loongarch32r openLA500 core
upgrade to e203 (a risc-v core)
基于FPGA的DDR1控制器,为低端FPGA嵌入式系统提供廉价、大容量的存储。
基于FPGA的DSP/无线电开源IP仓库
仿真采用iverilog + GTKwave开源工具链