基于小脚丫FPGA套件实现两位十进制加减乘除计算器
使用vscode+iverilog+gtkwave搭建的verilog仿真环境。
玉衡是一款从零开始写的 RISC-V 内核的处理器,基于 Verilog 硬件设计语言实现,五级流水线设计,支持 RV32IM 指令集,支持中断,支持 RT-Thread Nano 3.1.5
一个从零开始写的极简、非常易懂的RISC-V处理器核。
一个基于 RISC-V 指令集的 CPU 实现(成功移植到野火征途 PRO 开发板),以及从零开始写一个基于 RISC-V 的 RT-Thread~