一个从零开始写的极简、非常易懂的RISC-V处理器核。
用于时间敏感网络TSN(Time-Sensitive Network)的SoC设计
在FPGA上搭建Cortex-M3软核、图像协处理器,通过OV5640采集车牌图像,实现车牌的识别与结果显示。基于Altera DE1 FPGA,依据AHB-Lite总线,将LCD1602、RAM、图像协处理器等外设挂载至M3。视频采集端,设计读写FiFo、SDRAM读写、灰度处理、二值化、VGA显示等。最终将400位宽的结果(20张车牌)存储在RAM中,通过AHB总线由M3调用并显示识别结果。
This repo is based on AX7020 platform and PS side with PL test
基于FPGA的RISC-V CPU+SoC,包含一个简单且可扩展的外设总线。
OpenTSN4.0开源项目的新特性:(1)交换平面深度解耦,硬件代码由TSS(时间敏感交换),TSE(时间敏感端),HCP(硬件控制点)和OEM(Opensync MAC)实现。(2)集成了TSN硬件测试工具流量规划生成器TSNBuilder、TSN流量测试仪,用户可根据需要运行OpenTSN4.0交换机、网卡、控制器来进行实验验证。
一个基于 RISC-V 指令集的 CPU 实现(成功移植到野火征途 PRO 开发板),以及从零开始写一个基于 RISC-V 的 RT-Thread~
小麻雀处理器SparrowRV采用RISC-V架构,支持RV32IMZicsr指令集,2级流水线,哈佛结构,配有中断系统。MCU级别的处理器,麻雀虽小,五脏俱全。
The Ultra-Low Power RISC-V Core