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打野/Verilog练习代码

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inv_8bits (2).v 636 Bytes
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打野 提交于 2023-09-26 21:32 +08:00 . 2023-9-26
//2023-8-26, ()
//inverter_8bits,(8λ)
module inv(
A,
Y
);
input[7:0] A;
output[7:0] Y;
assign Y=~A;
endmodule
//-----testbench-----
module tb_inv();
reg[7:0] a;
wire[7:0] y;
initial begin
a<=00000000;
#10 a<=00000001;
#10 a<=00000011;
#10 a<=00000111;
#10 a<=00001111;
#10 a<=00011111;
#10 a<=00111111;
#10 a<=01111111;
#10 a<=11111111;
$stop;
end
inv c_inv(
.A(a),
.Y(y)
);
endmodule
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