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打野/Verilog练习代码

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inv_8bits.v 220 Bytes
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打野 提交于 2年前 . 2032-9-17
//2023-8-8 (敖逸涵)
//8位反相器设计
`timescale 1ns/10ps
module inv(
A,
Y
);
input[7:0] A;
output[7:0] Y;
assign Y=~A;
endmodule
//------testbench------
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