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打野/Verilog练习代码

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practice_11.8.v 569 Bytes
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打野 提交于 2年前 . 2023-11-8
//2023-11-8
//8λ
module inv_8bits (
A,
Y
);
input[7:0] A;
output[7:0] Y;
assign Y=~A;
endmodule
//-----testbench-----
module tb_inv_8bits ();
reg[7:0] a;
wire[7:0] y;
initial begin
a=8'b00000000;
#3000 $stop;
end
always #10 a=a+1;
inv_8bits u_inv_8bits (
.A(a),
.Y(y)
);
endmodule
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