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打野/Verilog练习代码

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practice_24.1.18.v 465 Bytes
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打野 提交于 1年前 . 2024-1-18
//2024-1-18 姜青羊
//8位补码转换默写
module comp_conv (
A,
A_comp
);
input[7:0] A;
output[7:0] A_comp;
wire[6:0] b;
wire[6:0] c;
assign b=~A[6:0]
assign c=b+1;
assign D={A[7],c};
assign A_comp=A[7]?D:A;
endmodule
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