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打野/Verilog练习代码

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practice_24.3.2.v 285 Bytes
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打野 提交于 2024-03-02 21:11 +08:00 . 2024-3-2
//2024-3-2 姜青羊
//上升沿触发器
module dff (
din,
clk,
q
);
input din,clk;
output q;
reg q;
always @(posedge clk) begin
q<=din;
end
endmodule
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