`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2022/03/17 17:03:31
// Design Name: 
// Module Name: test_tb
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module test_tb(

    );
logic clk;
logic rst_n;
initial
begin
    clk=0;
    forever begin
        #5 clk=~clk;
    end
end
initial
begin
    rst_n=0;
    #20
    rst_n=1;
end
//inst
MC_RV32Core U(.*);
endmodule