玉衡是一款从零开始写的 RISC-V 内核的处理器,基于 Verilog 硬件设计语言实现,五级流水线设计,支持 RV32IM 指令集,支持中断,支持 RT-Thread Nano 3.1.5
最近更新: 1年多前国密 SM3 杂凑算法的硬件 IP,RTL 采用 Verilog 开发,测试平台使用 SystemVerilog 语言。
最近更新: 2年多前Makefile templates for different sized projects
最近更新: 2年多前用于 IC 设计过程中的脚本语言模板,用于快速创建可用于生产环境的脚本,并提示语言的语法特性,包括 Python,TCL,shell script,Perl,makefile 等。
最近更新: 2年多前