yet another AXI testbench repo. ;) This is for my UVM practice. https://marcoz001.github.io/axi-uvm/
最近更新: 接近2年前本项目用verilog语言实现了一个具有五级流水线的简单RISCV处理器核,实现RV32I指令集并验证了每条指令实现的正确性。项目文件里面包含所有的设计和测试文件以及完整的makefile脚本,可以“开箱即用”。
最近更新: 2年前IC设计,先学习AMBA设计的规则,并利用arm开源的资料做一些仿真测试等
最近更新: 2年前This is a Verilog implementation of pipeline CPU on FPGA board.
最近更新: 2年前