【学生提案】RISC-V CPU Design

# RISC-V CPU Design 计划书

主要活动形式：

* 分析 RISC-V ISA

* 基于 RISC-V ISA 中 RV64I（未来考虑扩展到 RV64M）设计 CPU，包含源码的编写与时序逻辑分析验证

主要产出形式：

* 输出 RISC-V ISA 的分析文章，并详细分析 RV32I 模块和 RISC-V 特权指令集

* 输出 CPU 设计的相关文章
  * 数字逻辑电路知识介绍

* SpinalHDL 语言讲解

* 单周期 CPU 模块设计及组织

* 流水线 CPU 设计

* 如果进展顺利，可以进行线上技术交流，分享具体 CPU 各模块的设计及仿真验证

主要内容：

* 前置知识

* CPU 相关数字逻辑电路基本知识（译码器、寄存器、触发器等）

* RISC-V ISA 指令集架构分析，从具体指令编码角度讲解 RISC-V ISA，对核心模块 RV32I 做更加具体的分析

* RISC-V 特权指令集介绍（特权级、特权模式和 CSR）

* SpinalHDL 语言介绍
* 开发环境
  * RISC-V 编译环境准备（riscv-none-elf-gcc的交叉编译，说明：这部分可以直接使用 Linux Lab/Linux Lab Disk）

* Freedom-Studio IDE 开发环境搭建

* Vivado 的安装与基本使用

* Vivado 的综合与仿真

* Vivado 的下板实验

* RISC-V CPU 设计

* CPU 设计总体结构分析

* 算术逻辑单元（ALU）的设计

* 取指令模块（IF）与译码器（DECODE）的设计

* 存储器单元的 IP 核调用（使用 SpinalHDL 的 BlackBox 模块）

* 单周期 CPU 的设计（以 RV64I 指令集为例）

* 流水线 CPU 的设计（以单周期 CPU 为基础）

* RISC-V CPU 验证

* Verilator 和 GTKWave 的使用（轻量级仿真工具）

* Vivado 下板调试（利用 ila IP 核）
  
  * Uart 串口通信测试

额外挑战：

* 开展线上分享，具体的介绍并实践一个 RISC-V CPU 的 ALU 模块的设计，实现与时序逻辑验证

* 在单周期 CPU 中完成计算斐波那契数列程序（典型递归程序）的运行

* 在流水线 CPU 中处理好数据前递，并完成计算斐波那契数列程序的运行

* 将指令集扩展到 RV64M

参考资料：

* [Risc-V-Reader-Chinese-v2p1](http://riscvbook.com/chinese/RISC-V-Reader-Chinese-v2p1.pdf)

* [RISC-V Privileged Spec](https://github.com/riscv/riscv-isa-manual/releases/download/Priv-v1.12/riscv-privileged-20211203.pdf)

* [RISC-V 中文特权指令手册](https://www.icfedu.cn/wp-content/uploads/2021/03/riscv-privileged-spec-v1.7%E4%B8%AD%E6%96%87%E7%89%88.pdf)

* [SpinalHDL 手册](https://spinalhdl.github.io/SpinalDoc-RTD/master/index.html)

* 计算机组成与设计：硬件/软件接口（第五版） 戴维 A. 帕特森  约翰 L. 亨尼斯  著

* 计算机组成与系统结构（第二版） 袁春风 主编

* 计算机系统实验  刘卫东  张宇翔  陈康  李山山  著

* CPU 设计实战  汪文祥  邢金璋  著

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