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两咸蛋 / verilog_study

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qmfr 提交于 2022-08-29 21:46 . 初始化仓库,上传基本代码

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环境安装见HELP.md

编译测试

python(3) build.py led_demo

新建测试

  1. 在根目录创建一个文件夹

  2. 在文件夹内编写RTL源码和test bench源码

    • tb文件中必须包含以下代码,用于生成vcd文件
    /*iverilog */
    initial
    begin            
        $dumpfile("wave.vcd");        //生成的vcd文件名称
        $dumpvars(0, led_demo_tb);    //tb模块名称
    end
    /*iverilog */
    • tb中测试逻辑必须以$stop结束
    initial
    begin
        sys_clk = 1'b0;
        sys_rst_n = 1'b0;
        #60
        sys_rst_n = 1'b1;
        #1000 //仿真执行1000ns
        $stop; //必须要这个,iverilog停止仿真
    end
  3. 在根目录运行build.py + 源码目录

Verilog
1
https://gitee.com/two_salted_eggs/verilog_study.git
git@gitee.com:two_salted_eggs/verilog_study.git
two_salted_eggs
verilog_study
verilog_study
master

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