65 wilson_chen/HDLGen

HDLGen是一个HDL/RTL生成工具，支持在Verilog里内嵌Perl或Python script来帮助快速、高效地生成期望的设计，支持Perl或者Python的所有数据结构和语法，有若干内嵌函数来提高效率，也支持扩展API，支持自动Instance、自动信号生成、IPXACT、JSON、XML、模板等输入来减少手动工作、提高开发效率、降低出错几率，大大提高IP开发和SOC集成的效率

49 Dr.W.X/BSV_Tutorial_cn

一篇全面的 Bluespec SystemVerilog (BSV) 中文教程，介绍了BSV的调度、FIFO数据流、多态等高级特性，展示了BSV相比于传统Verilog开发的优势。

16 Dr.W.X/USTC-RVSoC

基于FPGA的RISC-V CPU+SoC，包含一个简单且可扩展的外设总线。

4 羽名/fpnes

开源的fpga,简单实现的NES(声音未实现).

1.4K Elliott/CopyTranslator GVP

复制即翻译的外文辅助阅读翻译解决方案

243 iamxcd/Tkinter布局助手

TkinterHelper（Tkinter布局助手）是一款为Tkinter打造，仅需拖拽组件进行布局，所见即所得，非常方便就能做出一个GUI界面，再配合 pyinstaller 库将程序打包成exe，简直是开发小工具的利器。

3 xjtuecho/CH552Nano

44 RPG-7/Vostok564

Vostok RV64GC SoC RV-AT's 5th Gen RISC-V SoC Solution

11 ljgibbs/SM3_core

国密 SM3 杂凑算法的硬件 IP，RTL 采用 Verilog 开发，测试平台使用 SystemVerilog 语言。

361 qlexcel/ThermalCam

基于MLX90640传感器制作的红外热成像仪。成本两百多，易于制作。资料完全开源。