简介

  本项目是一个基于Basys 3 Artix-7 FPGA开发板上的MIPS架构的MCU，针对32个一组的16bit定点数（一位符号位，三位整数位，十二位小数）卷积运算进行优化的流水线处理器。

工程结构

• src/main 源码
  • coe Bram初始化数据
  • data ila捕获数据
  • python 数据处理脚本
  • scala SpinalHDL源码
  • sim Testbench
  • verilog verilog和SpinalHDL生成代码
• Figure 部分图片