SoC设计流程总结，主要包括项目初始化/git仓库管理/验证环境搭建/memory生成替换/FPGA环境构建/ASIC环境构建/signoff环境构建等flow
最近更新: 25天前RT-Thread是一个来自中国的开源物联网操作系统，它提供了非常强的可伸缩能力：从一个可以运行在ARM Cortex-M0芯片上的极小内核，到中等的ARM Cortex-M3/4/7系统，甚至是多核，64位的ARM Cortex-A，MIPS32/64处理器的功能丰富系统
受verilog-mode的启发，越来越认同代码即注释，注释即代码的思想了。 因此将以注释生成代码的若干脚本汇总在一个工程下，供大家使用。
最近更新: 8个月前一篇全面的 Bluespec SystemVerilog (BSV) 中文教程，介绍了BSV的调度、FIFO数据流、多态等高级特性，展示了BSV相比于传统Verilog开发的优势。
最近更新: 2年多前玉衡是一款从零开始写的 RISC-V 内核的处理器，基于 Verilog 硬件设计语言实现，五级流水线设计，支持 RV32IM 指令集，支持中断，支持 RT-Thread Nano 3.1.5
最近更新: 2年多前
