verilog代码解析，主要用于获取端口、信号等信息，可用于gvim扩展模块使用。
verilog代码解析，主要用于获取端口、信号等信息，可用于gvim扩展模块使用。
界面使用Pyqt搭建，计算引擎使用yacc/lex实现
使用lex构建verilog的解析，把C++代码编译成python动态库
最近一年贡献：18 次
最长连续贡献：2 日
最近连续贡献：1 日
贡献度的统计数据包括代码提交、创建任务 / Pull Request、合并 Pull Request，其中代码提交的次数需本地配置的 git 邮箱是 Gitee 帐号已确认绑定的才会被统计。