@jszhanghit
jszhanghit 暂无简介
用于git操作练习
使用lex构建verilog的解析，把C++代码编译成python动态库
verilog代码解析，主要用于获取端口、信号等信息，可用于gvim扩展模块使用。
生成CRC并行计算verilog代码
Realize the function of bit operation in python,Similar to bitset in C++.
界面使用Pyqt搭建，计算引擎使用yacc/lex实现
