从零写一个16位处理器，采用自主设计的大黄鸭指令集，单周期3级流水线，8位指令双发射。配套大黄鸭汇编器，简化程序开发。目前主体设计已完成，大家的支持是我前进的动力。
Last updated: over 3 years agoVerilog编写的高性能整数除法器，具有参数化配置位宽、迭代加速、结果锁存等特性，带有仿真脚本
Last updated: over 3 years agoVerillog编写的嵌入式RISC-V处理器，支持RV32IM指令集，仅机器模式，单周期指令，哈佛结构，AXI4-Lite总线。麻雀虽小，五脏俱全。riscv有无限可能，未来将不断完善，大家的支持是我前进的动力。
Last updated: over 3 years ago一个从零开始写的极简、非常易懂的RISC-V处理器核。
Last updated: over 3 years ago逐次逼近型SAR ADC使用广泛，本工程使用模拟元件与FPGA搭建SAR ADC电路模型，帮助初学者用一个实际案例来学习。
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