我的数字IC厂库：Verilog HDL; System Vreilog; UVM; ModelSim; Quartus II;
最近更新: 11个月前Open lab for Synopsys ICC2 block level implementation : from floorplan to chipfinish
最近更新: 接近2年前来自github的大佬公开的项目ISP-pipeline-hdrplus
最近更新: 2年多前生成CRC并行计算verilog代码
最近更新: 2年多前GPT对话,Python基础编程示例：Excel读写追加处理，XML解析、JSON解析、FLV与MP4转换，PyQT界面应用程序开发示例等，https证书到期检测，糗百爬虫，pdf和图片互相转换，socket使用，百度OCR调用例子，IP及端口快速扫描。
最近更新: 2年多前Showing algorithm of ISP pipeline by summarizing the paper and code repetition.
最近更新: 2年多前
